由於早期應用於模擬計算機中，用以實現數學運算，故得名“運算放大器”。運放是一個從功能的角度命名的電路單元，可以由分立的器件實現，也可以實現在半導體芯片當中;其也是模擬采樣數據電路的關鍵部分，如開關電容濾波器、∑-∆調製器以及pipelinedA/D轉換器等。在這些模擬電路中，速度和精度是兩大要因素，而這兩方麵的因素都是由運放的各種性能來決定的。一般而言，對這兩方麵的優化，很可能會導致指標要求互相製約。

簡單來講，長溝道、低偏置電流、多級運放可以實現高增益，然而會導致多個極點;而高單位增益帶寬電路又要求短溝道、高偏置電流、單極點電路來實現。針對這種矛盾，cascode 結構的運放應運而生，cascode 結構本身就具備頻率特性好、主極點由負載電容決定(不需要內部補償)、在各種放大器結構中功耗最低等優點，能夠在不降低單位。增益帶寬的情況下提高電路的直流增益，從而滿足各方麵的需要。然而，隨著集成電路的發展，為了不斷改善電路性能，對運放的各指標的要求也就越來越高，人們提出了帶有增益自舉結構的cascode 運放。本文的電路實現就是以增益自舉結構為基礎的。

1.引言

運放在實際應用中，係統往往要求它能夠驅動一定的負載電容，並有最小可接受的相位裕量及輸出動態幅度，再加上速度方麵的優化，總之要使係統能夠達到一定的速度和精度指標。

速度優化方麵，主要就是合理地設計晶體管的寬長比，以及在功耗允許的情況下提供足夠的電流，使運放的轉換速率和單位增益帶寬達到最大值。轉換速率是電流的線性函數，而單位增益帶寬在給定負載電容後，仍和偏置電流﹑輸入晶體管的寬長比，以及電路寄生電容等參數有關。如圖1所示，M4、M5源級的寄生電容所引入的非主極點影響了整個運放的相位裕量，而相位裕量的值又影響到整個電路的單位增益帶寬，因此合理地設置各晶體管的尺寸以盡量減小寄生電容值也是非常重要的。理論證明，晶體管M4、M2的過驅動電壓比例在0.4/0.6~0.3/0.7之間較佳。

圖1 采用增益自舉技術的運放結構圖

2.增益自舉電路

cascode 結構是一種應用於高頻領域的運算放大器，然而隨著特征尺寸越來越小，這種結構在應用於高精度的pipelined AD 等電路時，要達到符合要求的直流增益就比較困難。增益自舉技術恰好彌補了這一缺點，它大大增加了輸出阻抗，卻並不增加額外的共源共柵器件。

以圖1為例，其電壓增益可寫為(不加增益自舉的情況):

這裏的Gm 可以近似看作輸入MOS管M3的跨導。

有了增益自舉電路後，重寫運放的電壓增益：

這種方式可以使運放的電壓增益增大幾個數量級，同時，隻要增益自舉運放的單位增益帶寬大於主運放的-3db 帶寬，那麽增益自舉的應用就不會影響到主運放的單位增益帶寬了;而且，opn(圖1中NMOS部分的反饋放大器)與M4、M5形成一個閉環反饋，如果opn速度太快，可能會導致運放穩定性方麵的問題。

3.電路實現部分

圖1給出了本文設計的運放結構圖，它在兩級cascode 結構的基礎上應用了增益自舉技術，因此更好地提高運放的直流增益。在傳統的增益自舉技術上，需要額外實現4個單輸入輸出的運算放大器，這樣就很大程度地增加了線路的複雜性、功耗和麵積，同時在利用電流鏡進行雙端轉單端的過程中，也消耗了運放的動態幅度，不利於電路的設計和實現。這裏采用兩個全差分輸入輸出的運放作為有源的cascode反饋，由於左右兩端完全對稱的結構，並在版圖上作對稱實現，從而可以減小相應的晶體管間由於不匹配所引入的噪聲。

此運放在兩個差分輸入管的漏端各增加了一個分流MOS管，用於改善運放的非線性，但是這種結構是以犧牲功耗為代價的。

在全差分運算放大器中，輸出共模電平對器件的特性和失配相當敏感，而且它不能通過差動反饋來達到穩定，因此必須通過增加共模反饋網絡來檢測二個輸出端的共模電平，通過檢測結果有根據地調節放大器的某個偏置電流，從而使運放正常工作，此運放采用傳統開關電容共模反饋網絡，其結構如圖2所示。

圖2 開關電容共模反饋多路

用於增益自舉的反饋放大器電路結構如圖3所示。以opn為例，它采用雙輸入/輸出的foldedcascode 結構，部分偏置內部產生，電流源的偏置由外部偏置電路統一提供;為了簡化設計，這裏采用單個晶體管作為共模反饋控製，即在opn放大器差分輸入管的兩端並聯了一個與輸入管幾何尺寸完全相同的MOS管，此MOS管的柵極控製電壓為偏置電路提供的固定電平(同時控製M2,M3的漏端電壓，使運放穩定工作),通過對運放各晶體管的優化匹配性設計，可以使差分輸入管的直流電平基本與固定電平相等，誤差可以控製在2mv以內，再加上主運放cascode管的反饋控製，最終可以達到控製增益自舉運放輸入輸出電平固定的目的;考慮到驅動能力的問題，opp和opn的電流也不能太小。

圖3 用於增益自舉的反饋放大器電路結構圖

為了提供最大的輸出擺幅，opp采用NMOS的輸入差分對，opn采用PMOS的輸入差分對;且為達到一定的單位增益帶寬，反饋放大器差分輸入對的溝道長度均采用較小尺寸;同時，為優化運放性能，降低運放的功耗，反饋放大器晶體管的寬度和電流按比例縮小到主運放的1/3。

這種全差分結構的反饋放大器不再使用電流鏡，從而改善了運放內部節點的動態特性，內部電路所產生的不匹配隻會影響共模電平的建立，這也將被高共模抑製比的全差分運算放大器所抑製。

4.仿真結果及版圖

圖4給出了用hspice仿真的帶有增益自舉結構運放差分開環情況下的幅頻和相頻特性。圖5給出了在有無增益自舉結構兩種情況下，運算放大器能夠達到的放大倍數，可以看到，仿真結果和理論研究基本相符，在未加增益自舉結構時，運放僅能達到60db左右的放大倍數，增加之後，可以達到120db 以上的放大倍數，這基本可以滿足一般高精度電路對運算放大器放大倍數的要求。圖6給出了本運算放大器的版圖設計。

圖4 幅頻和相頻特性

圖5 有無增益自舉結構的直流電壓增益

圖6 運算放大器版圖設計

表1詳細列舉了本運放差分開環增益、動態輸出幅度、單位增益帶寬等各個不同的指標。

結束語

以上就是高性能運算放大器的設計介紹了。采用0.35um CMOS工藝仿真實現。由於增益自舉結構的運用，運放的開環增益提高了60幾個db;反饋放大器采用了不同類型的差分輸入對，使運放的動態電壓幅度得到改善，而單管共模反饋結構也降低了整個電路的功耗。隨著集成電路的發展，帶有增益自舉結構的運算放大器正在越來越多顯示它的優越性。
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