靜電不能被消除，隻能被控製。
控製ESD的基本方法：
堵;
從機構上做好靜電的防護，用絕緣的材料把PCB板密封在外殼內，不論有多少靜電都不能到釋放到PCB上。
導;
有了ESD，迅速讓靜電導到PCB板的主GND上，可以消除一定能力的靜電。
對於非金屬外殼或有金屬背板的產品我來分析一下ESD問題;
重點分析非金屬外殼的內部電路及PCB的ESD的設計;
參考如下結構：(注意有的產品內部含有金屬背板)
對於有穿過電路板PCB的幹擾：
(電場耦合和磁場耦合都存在係統無接地!)
一方麵日韩国产成人要規劃幹擾在PCB上的路徑(注意這是在電路板-PCB布局布線是需要提前規劃的);另一方麵要盡量控製幹擾的幅度。
注意有些產品外殼是非金屬結構;但係統內部為了產品的強度或者是為了應對EMC設計的需求會有金屬背板的設計!日韩国产成人還要注意以下ESD路徑;
進行分析：幹擾電流為何會穿越PCB?
一定是PCB電路板一邊的接口及連接線，輸入I/O接口及連接線引入了幹擾，或者如上述產品的結構搭接&孔縫!幹擾從內部電路，功能單元，係統走線流向大地!(係統參考接地板)如上麵的兩圖示路徑!
絕大多數情況下，PCB電路板多邊有接口及連接線是常見情況;接口及連接線多，就會有測試整改難度的提高，無論係統有多複雜日韩国产成人還是有對策的!
首先逐一插拔接口及連接線，看看拔掉哪個接口或連接線可以提高抗擾度。
如果可以找得到影響抗擾度的連接線或接口，日韩国产成人可以直接跨接巧妙的運用電容，把幹擾旁路掉!這也是一種措施;在電路設計時我是推薦應用的!
在對應導線上套磁環可以減小幹擾電流，也是措施之一。(我常用這種方法來指導客戶進行問題的判斷和分析!)
如果插拔接口或連接線沒有明確的發現，就要規劃幹擾路徑也就避免或者減少流經敏感電路的幹擾電流，例如避免幹擾電流流經CPU/MCU&控製電路及晶振(振蕩器布局布線!)電路等;如上圖所示!
對於CPU/MCU，盡量使引腳處於高阻狀態，阻止幹擾電流流入!
CPU/MCU的輸出引腳，要串電阻並旁路電容，切不可引腳直通外部電路!
即便沒有幹擾信號，引腳直通也是不合理的，易引起CPU/MCU的故障損壞!
ESD引起的複位分析!
注意，看門狗複位也會導致軟件重啟機複位!
硬件複位主要是兩個源頭：
A.電源電壓過低，CPU內部電路產生了一個複位信號;
B.複位引腳上有一個複位脈衝信號注入。
1.CPU/MCU電源線布線合理，退耦電容適當布置，依靠ESD耦合過來的這點能量拉動電源到複位電平的可能性比較小，不作優先考慮。
2.複位引腳有幹擾的情況比較多出現，優先考慮。
注意點：
a)複位電路引線是否過長;
b)複位電路是否形成大環路;
c)芯片複位引腳是否接一個小電容到就近接地;
d)複位信號有沒有供其他芯片使用;
e)有沒有用專用複位芯片設計等等;
布局得當就不太容易產生硬複位，相對與重啟機還是比較容易處理的。
如果是a、b問題，則在輻射抗擾度測試時也會產生複位。
基本措施：
靠近CPU複位引腳切斷複位信號線串1～10KΩ電阻，複位引腳對地就近並1～10nF電容。相對來說，直接硬複位幹擾還是比較容易處理的。
軟件方麵：
需要確定的係統MCU/CPU-I/0口或控製信號受幹擾引起誤動作的情況。
由於ESD是瞬態幹擾，持續時間非常短，重複讀取控製信號狀態基本上就可以排除幹擾。注意增加的濾波電路也有可能起反作用的;例外情況：磁珠與電容組合會展寬幹擾電平，需要增加信號確認時間，對於需要快速響應的程序就要好好考慮一下!
A.確定的某個模擬量信號受幹擾引起誤動作的情況;先用硬件的方法進判斷。
由於ESD是瞬態幹擾，數字濾波程序運用排除最大最小值的辦法就可以排除幹擾。
同樣，濾波電路會展寬幹擾信號，造成連續采到幾個幹擾信號，不能全部排除。
B.幹擾引起硬複位的情況。主要有兩種情況會讓CPU/MCU複位，一個是複位引腳受幹擾，另一個是電壓下降使上電判斷電路產生複位信號。
這些相對比較容易處理，增加電阻電容濾波、合理布線基本上可以解決問題。
C.比較難處理的是死機或者死機引起的看門狗複位。
可能是任何引腳引入幹擾的幹擾，需要逐一排除，由於很少是單一引腳引入幹擾，處理起來比較麻煩，如果結構上或者外圍電路上沒有有效措施，電路板PCB布局布線重新做的可能性較大。PCB的關鍵問題點：過大的環路麵積造成問題!!
D.軟件敏感性，引腳阻抗Flash芯片寫操作;ESD脈衝短，脈衝串也不長，未必與軟件敏感狀態重疊，所以測試驗證時要充分考慮這些情況。硬件設計可以提高幹擾強度，一定要注意軟件敏感環節。
電路板PCB幹擾機理分析
1.金屬構件是否會產生交大dv/dt，並耦合到臨近的敏感電路;
2.檢驗放電通路是否由於寄生電感因di/dt產生感性耦合到敏感電路;
3.ESD通常是同時存在dv/dt及di/dt，一般dv/dt更容易產生耦合;
4.共模電流預規劃措施不佳，讓較多共模幹擾電流流經敏感電路;
5.敏感電路對地有較低共模阻抗，使較大共模幹擾電流經由敏感電路流向地。
流經敏感電路的共模幹擾電流不會消失，它同樣還要流回地，任何從敏感電路引出的導線都有可能是流經敏感電路的幹擾電流流回地的途徑;
6.共模幹擾電流在敏感電路產生差模才會引起幹擾，敏感電路有較大的阻抗不平衡，使流經的共模幹擾電流產生了差模電壓;
7.受幹擾器件引腳阻抗過高;
8.器件受擾動作閾值過低;
9.振蕩器電路工作異常;軟件沒有能夠分離處理好瞬態幹擾信號(或者是軟件算法有問題);
對於係統為非金屬外殼的電子產品或者設備;靜電ESD對產品的裸露的金屬部分進行接觸放電同時對結構的縫隙進行非常高電壓的(>16KV)的空間放電時;係統內部就會是電場耦合和磁場耦合都存在複雜環境;走線環路麵積是關鍵!!
日韩国产成人要重點關注關鍵信號線的走線及環路麵積的問題;如下圖說明：
PCB與外部產生電磁場耦合
磁場： u0= 4Л*10^-7 感應電壓計算：磁場 & 電場
V=S× u0 ×ΔH/Δt
H=I/(2 × Л ×D )
電場：
V=S× E × FMHZ /48電場下的頻率
我來進行一下實際的數據計算分析：如下圖
A.電場問題!參數實例說明
è環路麵積=20cm^2 測試場電壓為30V/m@150MHZ， 估算感應電壓?
V=0.0020*30*150/48
V=200mV
B.磁場問題!ESD-靜電放電的場影響
è環路麵積=2cm^2 離ESD測試電流(30A)的距離=50cm ， Δt=1ns
H=I/(2 ×Л ×D )估算感應電壓?
Δt=1ns ， H=I/(2×Л×D) =30/(2* Л *0.5)=10A/m
V=0.0002*4*Л*10^-7 * 10/(1*10^-9)
V=2.5V!
結論：無接地係統對應強幹擾環境PCB的布局布線的環路麵積是設計的關鍵!!
電路板PCB幹擾-ESD對策分析措施
A.考慮到dv/dt是源頭，可以優化金屬構件接地性能降低dv/dt，增加金屬構件連接處緊固件數量、增加導線數量直徑縮短長度、貼膜等有一些作用。
以500V為單位，進行測試，看看敏感放電電壓有沒有變化，並進行測試分析;
有較大改善則進一步增加措施，直到模擬出實驗結果。
B.增加耦合距離減少耦合電容增加耦合阻抗，主要是比較貼近金屬構件的導線、過於靠近金屬構件的PCB走線。約束導線使之遠離金屬構件、插入聚四氟乙烯片、插入獨立屏蔽保護等可以達到一些效果。
C.分析共模幹擾電流的路徑，增加敏感線路對共模幹擾電流的阻抗，疏導共模幹擾電流繞過敏感電路。實際措施一般就是串電阻並電容，電容一端一般連接到最近的地(也有連接到其他地方更好的情況)。
D.增加敏感電路對地共模阻抗降低敏感電路分流的共模幹擾電流。
整理一下接口連接線，初步判斷哪些對地阻抗比較低。一般來說，電源線對地阻抗比較低，套磁環是一個增加阻抗的方法。有比較多接口及連接線的情況下，增加電源線阻抗並不一定有效，甚至起反作用。
在其它控製/檢測連接出線上重複套磁環(小電流線可以考慮用電阻)，測試改善效果。(推薦使用這種方法來進行測試和改善!)
重點IC的幹擾分析受幹擾的部位已明確到具體的芯片引腳!!
例如：已知芯片的某個引腳上有信號變化，引起設備誤動作。
對策措施
A.加強該引腳抗幹擾措施，靠近引腳加對地旁路電容，幹擾源阻抗較低的情況下需要串電阻;
B.對瞬態突變的檢測信號進行軟件濾波。
C.疏通敏感芯片各引腳(或者電路區域的進出線)的對地連接，讓幹擾電流繞過芯片(敏感電路)，主要措施是旁路電容這同時有利於降低引腳的對地阻抗。
在幹擾源阻抗比較低的情況下，單獨加旁路電容效果不佳，串電阻配合效果好。這是很好而且低成本的措施;注意在設計時就需要考慮到。
D.選用抗幹擾性能比較好芯片，是比較有效的措施。
E.對於比較有特征的幹擾信號，特別是窄脈衝幹擾信號，軟件可以比較有效排除，且成本低。
上述措施互不排斥且互補，選擇有效且低成本的措施方案改善。
我在進行電子產品實際電路設計中的ESD的設計措施：
1、雪崩麻豆国产一区來進行ESD保護。
這也是設計中經常用到的一種方法，典型做法就是在關鍵信號線並聯一雪崩麻豆国产一区到地。該法是利用雪崩麻豆国产一区快速響應並且具有穩定鉗位的能力，可以在較短的時間內消耗聚集的高電壓進而保護電路板。
2、使用高耐壓電容進行電路保護。
該做法通常將高耐壓的陶瓷電容或Y電容放置在I/O連接器或者關鍵信號的位置，同時連接線盡可能的短，以便減小連接線的感抗。若采用了耐壓低的電容，會引起電容的損壞而失去保護的作用。
3、采用鐵氧磁珠進行電路保護。
鐵氧磁珠可以很好的衰減ESD電流，並且還能抑製輻射。當麵臨著兩方麵問題時，一個鐵氧磁珠會是一個很不錯的選擇。
4、火花間隙法。
這種方法是在一份材料中看到的，具體做法是在銅皮構成的微帶線層使用尖端相互對準的三角銅皮構成，三角銅皮一端連接在信號線，另一個三角銅皮連接地。當有靜電時會產生尖端放電進而消耗電能。
5、采用LC濾波器的方法進行保護電路。
LC組成的濾波器可以有效的減小高頻靜電進入電路。
電感的感抗特性能很好的抑製高頻ESD進入電路，而電容有分流了ESD的高頻能量到地。同時，該類型的濾波器還可以圓滑信號邊緣而較小RF效應，性能方麵在信號完整性方麵又有了進一步的提高。
6、多層板進行ESD防護。
當成本允許的情況下，選擇多層板也是一種有效防止ESD的一種手段。在多層板中，由於有了一個完整的地平麵靠近走線，這樣可以使ESD更加快捷的耦合到低阻抗平麵上，進而保護關鍵信號的作用。
7、電路板外圍留保護帶的方法保護法。
這種方法通常是在電路板周圍畫出不加組焊層的走線。在條件允許的情況下將該走線連接至外殼，同時要注意該走線不能構成一個封閉的環，以免形成環形天線而引入更大的麻煩。
8、采用有鉗位麻豆国产一区的CMOS器件或者TTL器件進行電路的保護。
這種方法是利用了隔離的原理進行電路板的保護，由於這些器件有了鉗位麻豆国产一区的保護，在實際電路設計中減小了設計的複雜度。
9、多采用去耦電容設計。
這些去耦電容要有低的ESL和ESR數值，對於低頻的ESD來說，去耦電容減小了環路的麵積，由於其ESL的作用使電解質作用減弱，可以更好的濾除高頻能量。
我再總結一下;對於電子產品/設備-整機級&電路板級的堵和導
整機級的係統的堵和導
1、外殼和安裝件：金屬以及可導電的電鍍材料等，屬於容易吸引和聚集靜電的材料;ESD要求很高的項目要盡可能避免使用這些材料。
2、必須使用導體材料時：結構上要事先預留有效而布局均勻的接地點;一般來說，頂針或者金屬彈片的接地效果優於導電泡棉和導電布。
3、無法做接地處理的例如電鍍側鍵等，需要重點在主板上做特別處理;
包括：
(1)增加壓敏電阻、TVS或者電容等器件;
(2)預留GND管腳;
(3)板邊露銅吸引靜電放電;
4、外殼上的金屬件，距離器件和走線必須大於2.2mm以上距離。
5、堆疊上避免器件裸露於孔、縫邊;如果無法避免的話，則要在組裝上想辦法堵;常見的做法有粘貼高溫膠帶或者防靜電膠帶等阻隔;所有結構設計需要留有增加隔離片的空間。
電路板級的堵和導
1、增大PCB板材麵積，以增加GND麵積，增強其中和靜電的能力;成本或者差異化的堆疊讓日韩国产成人做小。
2、實在很小的板子，則必須要有至少一層完整的GND層;並且要能夠跟電池地腳保持良好的連接;日韩国产成人常常因為成本無法做到留出完整的地層。
3、很小的電路板，因為電路板的中和電荷能力有限，則要多考慮從整機上堵，少考慮導。
4、器件選擇上，要選用高耐壓ESD的器件;靜電保護器件在選擇時需要考慮其容性，避免不合適的容性導致其所保護信號線的信號本身的失效。
5、器件擺放時，容易被ESD影響的器件，盡量罩在屏蔽罩中。
6、屏蔽罩必須保證有效而分布均勻的接地!要較為直接的接到主地上，盲孔直接結合埋孔;要四周分布均勻地接地。
7、對IO口和鍵盤等容易暴露的部分電路，必須增加靜電保護器件。
8、器件擺放上，必須遵守就近釋放的原則，ESD保護器件應靠近IO和側鍵等擺放;其次是跨在中間路上;避免靠近芯片擺放;這樣能夠減少ESD脈衝信號進入附近線路的瞬態耦合;雖然沒有直接的連接，但是這種二次輻射效應也會讓其他部分工作紊亂。
9、Layout走線必須遵守有效保護的原則;走線應該從接口處先走到TVS處，然後才能走到CPU等芯片處;遠遠地“掛”在信號線上的靜電保護器件，會因為引線寄生電感過大而導致保護失效，讓保護形同虛設。
10、TVS管的接地腳與主地之間的連接必須盡可能的短，減小接地平麵的寄生電感。
11、TVS器件應該盡可能靠近連接器以減少進入附近線路的瞬態耦合。雖然沒有到達連接器的直接通路，但這種二次輻射效應也會導致電路板其它部分的工作紊亂。
12、避免在板邊走重要的信號線;例如時鍾、複位信號。
13、主板上未使用的地方盡可能的鋪成地;並且連接到主地上;多鋪地減小了信號與地之間的間距，相當於減小信號的回路麵積。(該麵積越大，所包含的場流量越大，其感應電流也越大)
14、需要注意ESD對地層的直接放電有可能損壞敏感電路。在使用TVS麻豆国产一区的同時還要使用一個或多個高頻旁路電容器，這些電容器放置在易損元件的電源和地之間。旁路電容減少了電荷注入，保持了電源與接地端口的電壓差。
15、電源走在主板中間比在板邊好;地布局在板中間比板邊好。
我通過眾多的實際項目進行了上麵的分析和總結;對於ESD問題基本不會超出我的總結範圍!如果對係統了解&理解我的分析和設計思路 可以為你的產品設計開發能節省很大的成本!
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