在MOS模擬集成電路中，電容也是一種不可或缺的元件，由於其易於與MOS器件相匹配，製造較易，且工藝製造的匹配精度比電阻好，所以得到了較廣泛的應用。在CMOS電路中，人多數電容都用Si02作為介質，但也有某些工藝中采用Si02/Si3N4夾層介質，利用Si3N4較高的介電常數特性來製作較大值的電容。另外由於沉積氧化層厚度有較大的偏差，因此沉積氧化物通常不適用於製作精密電容器。
在理想情況下，電容值可用式(1.62)進行計算
式(1.62)中，W、L別為電容上下極板的寬、長，ε0x為介質層的介電常數，tox為介質層的厚度。電容的標準偏差為
通常選擇W、L（提高電容的Q值），則式(1.63)中後兩項的誤差取決於光刻誤差，通常稱之為邊緣誤差；而式(1.63)中前兩項的誤差為氧化層效應誤差。在小電容時，起主導作用的是邊緣效應誤差，而人電容時主要取決於氧化層誤差。
電容器的比例精度主要取決於它們的麵積比（特別是小電容）。下麵介紹幾種主要的電容結構。
1．PN結電容
直接利用PN結構成的電容，這類電容具有大的電壓係數和非線性，除了用做濾波電容或變容管外並不常用。
2．MOS電容
隻適用於NMOS與CMOS金屬柵工藝，如圖1.25所示。
這類電容的溫度係數為25xl0-6/℃，電容誤差為土15%，電壓係數為25x10-6/v.這是一種與電壓相關性很大的電容。
3.多晶與體矽之間的電容
由NMOS或CMOS多晶矽柵（金屬柵）工藝實現，需要額外增加一次離子注入形成底板的N+重摻雜區，以多晶矽為上極板，二氧化矽為介質，N+為下極板構成電容，如圖1.26所示。
由於其襯底必須接一個固定電位以保證N+和P-S襯底構成的PN結反偏，此時多晶與體矽間的電容可認為是一個無極性的電容，但存在底板PN結寄生電容(15%一30%)。
這類電容的電壓係數為-10x10-6/V溫度係數為20～50xlO-6/℃，誤差為±15%。
另外，這類電容可以通過多晶條的激光修正來調節電容值。
4.多晶與場注入區間的電容
隻能在帶場注入的NMOS與CMOS矽柵工藝中采用，由於該電容的介質為厚的場氧化層，所以單位麵積的電容較小。
在應用這類電容時，電容的底板必須與襯底相連。
5．金屬與多晶電容
通過NMOS與CMOS矽柵下藝實現，在蒸鋁之前用光刻的方法刻去多晶矽上的厚氧化層，然後在製作柵氧化層時在多晶矽上熱生長—氧化層，最後蒸鋁，從而得到了鋁氧化層-多晶矽電容，如圖1.27所示，這種電容通常位於場區。
這種電容可以對多晶條進行修正以獲得較精確的電容值。
因為由於介質變化與張弛使得在Q-V中的滯後，所以CVD氧化層不適用於作為電容介質。
在多晶矽與襯底之間存在寄生電容，由於其介質為厚的場氧化層，因此該寄生電容很小，通常為所需電容的十分之一：而從可靠性考慮，其金屬層必須人於介質氧化層，所以金屬層與襯底間存在寄生電容，但其值則更小，隻為所需電容的1%左右。
此類電容的電壓係數為100x10-6/V，溫度係數為：100*10-6/℃。
當然也可以用多晶矽作為電容的上極板，而金屬作為其下極板，介質為氧化層構成電容。
6．雙多晶電容（PIP電容）
NMOS與CMOS雙多品工藝實現，其上下極板都為多品，介質為薄氧化層，如圖1.28所示。介質氧化層一般與柵氧同時形成。
這類電容的電壓係數為100*10-6/v溫度係數為100*10-6/℃。
多晶2的麵積可以小於薄氧化層麵積，從而隻有較小的寄生電容（厚氧電容），由於雙層多晶矽電容具有性能穩定、寄生電容小等優點，因此在MOS集成電路中有廣泛的應用。
7．用MOS器件作電容
由於MOS管中存在著明顯的電容結構，因此可以用MOS器件製作成一個電容使用。如果一個NMOS管的源、漏、襯底都接地而柵電壓接正電壓，當VG上升並達到Vth時在多晶矽下的襯底表麵將開始出現一反型層。在這種條件下NMOS可看成一個二端器件，並且不同的
柵壓會產生厚度不一樣的反型層，從而有不同的電容值。
(1)耗盡型區：柵壓為一很負的值，柵上的負電壓就會把襯底中的空穴吸引到氧化層表麵，即構成了積累區，此時，由於隻有積累區出現，而無反型層，且積累層的厚度很厚，因此積累層的電容可以忽略。故此時的NMOS管可以看成一個單位麵積電容為Cox的電容，其中
間介質則為柵氧。當VGS上升時，襯底表麵的空穴濃度下降，積累層厚度減小，則積累層電容；
增大，該電容與柵氧電容相串聯後使總電容減小，直至VGs趨於0，積累層消失，當VGS略大於o時，在柵氧下產生了耗盡層，總電容最小。
(2)弱反型區：VGS繼續上升，則在柵氧下麵就產生耗盡層，並開始出現反型層，該器件進入了弱反型區，在這種模式下，其電容由Cox與Cb串聯而成，並隨VGS的增人，其電容量逐步增大。
(3)強反型區：當VGS超過Vth，其二氧化矽表麵則保持為一溝道，且其單位電容又為Cox。圖1.29顯示了這些工作狀態。
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